1、第 43卷 第 1期2023年 2月Vol.43，No.1Feb.，2023固体电子学研究与进展RESEARCH&PROGRESS OF SSE基于 FCM 的芯粒测试电路设计与实现蔡志匡1，2 宋健1 周国鹏1 王运波1 王子轩1，2 肖建1，2 郭宇锋1，2（1 南京邮电大学，集成电路科学与工程学院，南京，210023）（2 南京邮电大学，射频集成与微组装技术国家地方联合工程实验室，南京，210023）20220517收稿，20220629收改稿摘要：设计了一种改进的 2.5D 芯粒可测性电路，电路的核心是位于中介层的灵活可配置模块（Flexible configurable module
2、s，FCM），该模块基于 IEEE 1838标准提出的灵活并行端口设计，采用双路斜对称设计结构，水平方向的两条线路可同时向左和向右传输控制信号以及测试数据，彼此独立互不干扰。与 IEEE 1838灵活并行端口相比，FCM 可以简化扫描测试配置步骤，满足水平双线路传输场景需求。仿真结果表明，基于 FCM 设计的 2.5D 芯粒测试电路可以实现对原有可测性设计（Design for test，DFT）测试逻辑的复用，满足芯粒即插即用的策略，提升测试的灵活性和可控性。关键词：芯粒；可测性设计；灵活可配置模块；中介层中图分类号：TN47 文献标识码：A 文章编号：10003819(2023)01006
3、406Design and Implementation of Chiplet Testing Circuit Based on FCMCAI Zhikuang1,2 SONG Jian1 ZHOU Guopeng1 WANG Yunbo1 WANG Zixuan1,2XIAO Jian1,2 GUO Yufeng1,2（1 College of Integrated Circuit Science and Engineering，Nanjing University of Posts and Telecommunications，Nanjing，210023，CHN）（2 National
4、and Local Joint Engineering Laboratory of RF Integration and Microassembly Technology，Nanjing University of Posts and Telecommunications，Nanjing，210023，CHN）Abstract:An improved 2.5D Chiplet testability circuit was designed.The core of the circuit is the flexible and configurable modules（FCM）located
5、in the interposer，which is designed based on the flexible parallel port design proposed by IEEE 1838 standard.FCM adopts dual-channel oblique symmetry design structure.The two lines in the horizontal direction of FCM can transmit control signals and test data to the left and right independently at t
6、he same time.Compared with the IEEE 1838 flexible parallel port，FCM can simplify the scan test configuration steps and meet the requirements of horizontal dual-line transmission scenarios.The simulation results show that the 2.5D chiplet test circuit designed based on FCM can realize the reuse of th
7、e original DFT（design for test）test logic，meet the strategy of chip plug and play，and improve the flexibility and controllability of testing.Key words：chiplet；design for test；flexible configurable modules；interposer硅微电子学基金项目：国家自然科学基金资助项目（61974073）联系作者：E-mail：DOI:10.19623/ki.rpsse.2023.01.0061期蔡志匡等：基
8、于 FCM 的芯粒测试电路设计与实现引 言随着工艺技术的发展，基于先进封装技术的芯粒（Chiplet）应运而生1。Chiplet异构集成技术将多个模块化小芯片（主要形态为裸片）通过内部互联技术集成在一个封装内，构成专用功能异构芯片，从而解决芯片研制涉及的规模、研制成本以及周期等方面的问题。通过采用 2.5D、3D 等高级封装技术，可以实现芯粒高性能多芯片片上互连，提高芯片系统的集成度，扩展其性能，降低功耗，优化空间，破 解 现 有 集 成 电 路 发 展 的 物 理 局 限 和 材 料局限2。为解决先进工艺下 2.5D 芯粒的可测性难题，本文提出了一种基于灵活可配置模块的 2.5D 芯粒可测性
9、电路。1 设计背景 当前芯粒技术面临着众多挑战，其中一个关键挑战便是芯粒的可测试性3。与单芯片集成相比，芯粒集成将多个可能来自不同厂商的裸片封装在一起，不同厂商的测试要求和测试规格又各不相同，因此如何在不同芯片和不同供应商的测试结构之间实现更大的互操作性是当前面临的一个重要挑战。工业界和学术界针对 2.5D、3D 芯片的测试做了众多探索。Durupt Jean等人基于 IEEE 1687标准提出了 3D DFT 测试电路，用于测试堆叠在有源中介层上的多芯片4。Fkih Yassine 等人基于 IEEE 1149.1标准提出了一种 3D DFT 架构的自动芯片测试电路，用于 3D互联测试5。M
10、arinissen Erik Jan等人基于 IEEE 1500 标准设计了一个结构化和可扩展的测试访问架构，用于基于硅通孔的 3D 堆叠集成电路6。当前针对 2.5D 以及 3D 芯片的可测性设计主要基于 IEEE 1149.1、IEEE 1500 和 IEEE 1687 标准，而此类标准主要针对的是二维芯片的测试，互操作性和灵活性较差，因此并不能完全适用先进封装下的异构芯片的测试。2019 年，IEEE 提出了 3D 芯片测试标准 IEEE 18387，标准主要包括芯粒 Wrapper寄存器、串行控制机制和灵活并行端口三个部分。其中灵活并行端口是 IEEE 1838 特有的，但是灵活并行端
11、口在实际应用中，需要较多的配置步骤，而大量的配置步骤容易导致人为的错误。并且相邻两个灵活并行端口之间仅有一条传输通路，因此同一时间只能单向传输数据，不能满足双向数据传输场景的要求，所以在实际的应用中仍然存在着不足。本 文 基 于 IEEE 1838 提 出 的 灵 活 并 行 端 口（Flexible parallel port，FPP）89设计了一个灵活可配置模块（Flexible configurable modules，FCM），该模块采用双路斜对称结构，简化了配置步骤，可以满足更多测试场景的需求。基于 FCM 改进的 2.5D芯粒可测性电路，可以实现对原有 DFT 测试逻辑的复用，有效
12、地提升了 2.5D 芯粒测试的可控性和灵活性。2 基于 FCM 的芯粒可测性电路设计 基于 FCM 的 2.5D 芯粒可测性电路结构如图 1所示。为保证小芯片即插即用的策略，充分复用原有小芯片 DFT 测试逻辑，设计的重点主要位于小芯片下方的中介层。中介层电路主要包含多个 FCM，控 制 信 号 配 置 模 块（Control signal configuration module）以及部分多路复用器和反相器。电路中 chip0、chip1 和 chip2 的 tdi 和 tck 端口与中 介 层 下 方 的 tdi 和 tck 端 口 之 间 分 别 连 接 一 个FCM 模块。即通过对 c
13、hip0、chip1和 chip2测试输入输出以及测试时钟的控制，实现对小芯片的测试。芯片 chip0、chip1 和 chip2 的扫描输入（si）和输出端口（so）分别连接到 FCM 的上端口，并且相邻两个 FCM 互相连接。其中 FCM7 和 FCM8 的下端口分别连接到 si和 so。此处利用了 FCM 水平双路传输特性，即同一时刻可以同时传输扫描输入和输出数据，通过对 FCM 的控制，可实现对扫描链端口的复用，减少测试端口开销。图 1中的 tms（蓝色线）、trst（红色线）和 se（橙色线）端口直接连接到中介层下方对应的端口，图中未画出实际线，以颜色标记。控制信号配置模块的设计是基
14、于板级测试标准 IEEE 1149.1，并通过 JTAG 中的测试存取端口（Test access port，TAP）控制器进行控制。控制信号配置模块连接所有 FCM 的控制信号，控制着所有 FCM 的数据传输方向以及导通和截断状态。需要注意的是，控制信号配置模块上电复位后，默认输出全部为 0，此时所有的 FCM 全部保持截 断 状 态。其 中 FCM1 和 FCM2 组、FCM3 和65固 体 电 子 学 研 究 与 进 展 http:GTDZ43卷FCM4 组、FCM5 和 FCM6 组在测试模式下，FCM的配置信号完全相同，因此每组的配置信号相同，这样的设计可以有效减少配置步骤，避免因配
15、置信号过多导致出错。多路复用器的选择端分别接一个反相器，当测试 chip0 时，需对 chip0 下方反相器的输入端配置 1信号，取反后变为 0，此时选择 chip0 的 tdo0 作为输出。chip1 和 chip2 反相器输入端在未测试状态下，控制信号配置模块输出的默认值为 0，此时 chip1和chip2的输出被旁路，即实现了对 chip0的单独测试。该测试电路的优点有：（1）可扩展性强，重构并复用原有芯片 DFT 测试逻辑，满足即插即用策略；（2）较低的测试功耗，单个芯片测试时，其他芯片保持关断状态彼此互不干扰；（3）测试灵活可控，测试状态可以根据需要灵活切换；（4）基于 FCM 的扫
16、描设计，可以有效减少配置步骤和导线，简化设计的复杂性；（5）较低的中介层电路面积和测试功耗开销。2.1 灵活可配置模块灵活可配置模块是基于 IEEE 1838提出的灵活并行端口（Flexible parallel port，FPP）设计，保留了FPP 高带宽数据传输特性和灵活可配置性，可以传输测试信号、控制信号或者时钟信号。FCM 基于 FPP 的一个重要改进点是采用双路斜对称设计，可以同时实现水平方向电路的双向数据传输，且各自传输路径不受干扰。FCM 结构如图2所示，图中金色虚线为模块的对称轴，对称轴上部分和下部分结构完全相同。内部由两个寄存器、两个锁存器、八个多路复用器以及四个三态门组成。其中，FCM_Top_Y 和 FCM_Bottom_Y 为双向传 输 端 口，可 以 被 配 置 为 输 出 或 者 输 入 端 口。FCM_From_left 和 FCM_From_Right 为输入端口，FCM_To_Left 和 FCM_To_Right 为 输 出 端 口。FCM_Bottom_En1、FCM_Bottom_En2、FCM_Top_En1 和 FCM_Top_En2 为 三
