1、收稿日期:2022-12-06通信作者:孟猛,研究员,主要从事高可靠元器件失效分析与质量保证工作。E-mail:macromeng 王智彬,高级工程师,主要从事高可靠元器件失效分析与质量保证工作。E-mail:wzb_1984 电子元件与材料Electronic Components and Materials第 42 卷Vol.42第 5 期No.55 月May2023 年2023扇出型晶圆级封装可靠性问题与思考范懿锋1,董 礼2,张延伟1,王智彬1,孟猛1(1.中国空间技术研究院,北京 100098;2.空军装备部驻北京地区第五军事代表室,北京 101399)摘 要:半导体先进制程工艺逐步
2、趋于极限,继续沿摩尔定律发展的脚步放缓,而扇出型晶圆级封装(Fan-outWafer Level Packaging,FOWLP)通过晶圆重构的方式突破了传统扇入封装的 I/O 引出端的数量限制,并利用多层再布线(Redistribution Layer,RDL)等技术,缩小引脚间距,减薄封装厚度,降低高频信号传输损耗,从而进一步提升芯片集成度。近年来已在消费电子、高性能计算等领域逐渐发展成为具有代表性的先进封装技术,是接续摩尔定律的关键技术。但 FOWLP 的可靠性问题随着其结构精密和生产流程复杂而日益突出。结合 FOWLP 近期技术发展和应用的现状,总结了发展趋势;从 FOWLP 结构的工
3、艺缺陷和失效模式出发,阐述了 FOWLP 的工艺流程和重点工艺环节;根据不同失效类型,系统归纳了引发失效的物理效应和物理模型;最后,介绍了提升 FOWLP 结构可靠性的工艺调整和优化设计方法。关键词:扇出型晶圆级封装;先进封装;综述;可靠性;失效物理中图分类号:TN47文献标识码:ADOI:10.14106/ki.1001-2028.2023.1730引用格式:范懿锋,董礼,张延伟,等.扇出型晶圆级封装可靠性问题与思考 J.电子元件与材料,2023,42(5):505-513.Reference format:FAN Yifeng,DONG Li,ZHANG Yanwei,et al.Pond
4、ering on the reliability of fan-out wafer-levelpackaging J.Electronic Components and Materials,2023,42(5):505-513.Pondering on the reliability of fan-out wafer-level packagingFAN Yifeng1,DONG Li2,ZHANG Yanwei1,WANG Zhibin1,MENG Meng1(1.China Academy of Technology,Beijing 100098,China;2.Beijing Agenc
5、y of Equipment Department ofChina PLA Air Force,Beijing 101399,China)Abstract:Advanced semiconductor manufacturing is approaching its physical limit,making Moores law not sustainable.Fan-out Wafer Level Packaging(FOWLP)could break through the limitation on the number of I/O outlet terminals oftradit
6、ional fan-in packaging through wafer reconstruction.Furthermore,the redistribution layer(RDL)technique could beused to reduce pin spacing,package thickness and transmission loss of high frequency signals.In recent years,it has graduallydeveloped to become a representative high-end packaging technolo
7、gy in consumer electronics,high performance computingand many other fields,which is a critical technology to continue Moores law.However,the reliability of FOWLP graduallybecomes prominent due to its complex structure and production process.The development trend of FOWLP is summarizedbased on its re
8、cent technological development and application status.The process flow and key process of FOWLP structureare described according to the process defects and failure modes of FOWLP structure.For each type of failure,the physicaleffects and models of failure are summarized systematically.Finally,the pr
9、ocess adjustment and optimal design methods areintroduced to improve the reliability of FOWLP structure.Keywords:FOWLP;advanced packaging;review;reliability;failure physics电子元件与材料 随着先进纳米制程已逼近物理极限,在日益增长的性能需求与摩尔定律逐渐失效的矛盾影响下,Intel、NVIDIA、台积电、AMD 等老牌半导体企业纷纷加大了叠层封装(PoP)、FOWLP、硅通孔(TSV)等先进封装领域的投入,要借助先进的封装技
10、术实现更高性能、更低耗电量、更小体积、信号传输速度更快的产品。作为先进性封装研究的重要成果之一,FOWLP 在移动及可穿戴设备中大获成功,在高性能及云计算、自动驾驶和物联网(IoT)中也得到了应用。FOWLP 具有异质集成、3D 堆叠的潜力,可以与多种先进封装技术相互组合,是未来先进封装技术演进的基石1。FOWLP 已在商用产品中有了扎实的使用基础,助力可编程逻辑阵列 FPGA、中央管理器 CPU、数字信号处理模块 DSP 等关键元器件向高密度、高性能和高可靠性发展,随着军事、航空、航天等领域逐渐向小体积、轻质量、高可靠性的方向发展,FOWLP 将在军用及航空航天用器件的封装变革中起到关键作用
11、2-3。目前先进制程工艺的进步速度逐渐放缓,且在当前国际背景下,受美、日、荷等国半导体相关行业的出口限制,国内先进制程工艺难以短时间内实现有效突破。加强对以 FOWLP 为代表的先进封装技术的发展和应用,可以有效促进集成电路在一定行业应用范围内向着更高集成度的方向继续发展,满足相关应用需求。在 FOWLP 中存在两个重要概念,即扇出型封装和晶圆级封装。如图 1 所示,扇出型封装(Fan-out)是与扇入型封装(Fan-in)对立的概念,传统扇入型封装的 I/O 接口均位于晶粒(Die)的下方,I/O 接口的数量受限于芯片尺寸的大小,随着芯片技术的发展,I/O接口的数量已经成为制约芯片性能发展的
12、短板之一,而扇出型封装则可以利用重布线(RDL)技术和模塑化合物提供的额外芯片面积,将 I/O 接口分布在晶粒之外,大大增加了芯片 I/O 接口数量,从而满足芯片日益增长的吞吐需求4。传统封装往往是将晶粒从晶圆(Wafer)上切割下来,再分别对晶粒进行封装,而晶圆级封装则另辟蹊径,先将晶圆进行整体封装,再进行切割,更适合集成电路的大规模批量生产5。纵观集成电路封装技术的发展历程,伴随着封装结构的布线密度和 I/O 接口数量的不断上升,封装结构和工艺流程日趋复杂,引发的可靠性问题也逐渐增多6。本文第一章介绍了近几年国内外 FOWLP 技术发展和应用的现状,介绍了国内半导体厂商特色封装技术和先进封
13、装技术发展水平。第二章列举了 FOWLP的关键工艺和常用的可靠性测试方法。第三章介绍了学术界对晶圆翘曲、芯片偏移两种工艺缺陷和重布线层分层、焊球开裂两类失效模式的失效分析成果。第四章介绍了基于失效分析形成的失效物理模型对FOWLP 的工艺和设计进行可靠性优化的部分典型案例。最后展望了进一步提升 FOWLP 产品可靠性的研究方向。图 1 Fan-out 封装与 Fan-in 封装示意图Fig.1Schematic diagram of Fan-out and Fan-inpackaging structures1 行业发展及应用现状2016 年,台积电(TSMC)经过在先进封装技术上近十年的布局
14、和技术沉淀,在 FOWLP 领域开发了集成扇出型(Integrated Fan-out,InFO)封装技术6-7,并成功应用于苹果 iPhone7 系列手机的 A10 应用处理器8,之后苹果每一代手机应用处理器都采用台积电的集成扇出型封装技术,帮助台积电拿下苹果处理器芯片制造和封装订单。在先进封装领域,AMD 公司将多项先进封装技术投入商用。Chiplet,中文译名芯粒或晶粒,是近期集成电路业界的热点话题,Chiplet 是指预先制造好、具有特定功能、可组合集成的晶片,该技术可以缩小单颗芯片面积,提高良品率,有助于企业控制生产成本和提高迭代速度。如何实现多芯粒之间的高速互联是实现 Chiple
15、t 的技术难点,而 FOWLP 技术的高密度重布线工艺满足多芯粒之间高速互联的需求。FOWLP 技术的发展是 Chiplet 技术走向商用的先决条件。AMD公司在扇出型封装技术上投入巨资,并且在商业竞争中率先使用先进的 FOWLP 技术,该技术路线帮助AMD 公司在 CPU 和 GPU 领域追赶行业先驱 Intel 和NVIDIA。在2019 年发布的7 nm Zen2 架构锐龙处理器中,AMD 公司将 CPU 芯片拆分成 CCD 和 cIOD 两部605范懿锋,等:扇出型晶圆级封装可靠性问题与思考分,其中仅有负责逻辑运算的 CCD 使用台积电 7 nm工艺,对性能要求较低的 cIOD 部分使
16、用了 12 nm 工艺。Zen2 架构意义重大,实现了对同期 Intel 产品的性能追赶,为提升 AMD 在德国等多国 CPU 市场占有率奠定了基础。在 CPU 领域通过先进封装技术取得优势的 AMD公司也试图将 FOWLP 技术引入到 GPU 领域,AMD公司于 2022 年 12 月 13 日向市场推出了使用 RDNA 3架构的 Radeon 7900XTX 显卡,AMD 将显卡核心 BigNavi 3x 拆分为一个 GCD 和六个 MCD,与 AMD 在Zen 架构的做法相同,负责逻辑计算的 GCD 使用了台积电 5 nm 工艺,面积为 300 mm2,MCD 使用了台积电 6 nm 工艺,单颗面积为 37 mm2。得益于更小的芯片带来更高的良率,以及 MCD 芯片成熟工艺,使得AMD 的 Big Navi 3x 核心在性能对标竞争厂家 NVIDIA的 AD102 核心的同时实现了较好的成本控制。Intel 公司结 合自身在基 板领域的积 累,推出EMIB(Embedded Multi-Die Interconnect Bridge),中文译名为嵌入式多核心互联桥接。EMIB 工
