1、第1章 集成电路EDA设计概述,本课程中EDA定义电子系统发展历史高性能集成化设计数字集成化设计流程数字系统实现方法集成化设计发展趋势集成设计应用前景,EDA技术的范畴,IC 版图设计,PLD 设计,芯片电路设计,PCB 设计,模拟芯片,数字芯片,数模混合芯片,设计输入,逻辑综合,仿真,编程下载,本课程内容！,芯片设计,电路设计,什么是EDA技术？,EDA（Electronic Design Automation，电子设计自动化）是在计算机的辅助下完成电子产品设计方案的输入、处理、仿真和下载的的一种先进的硬件设计技术！是立足于计算机工作平台开发出来的一整套先进的设计电子系统的软件工具。是微电子
2、技术中的核心技术之一，是现代集成系统设计的重要方法。,4,EDA-现代的数字系统设计方法,首先在计算机上安装EDA软件，它们能帮助设计者自动完成几乎所有的设计过程；再选择合适的PLD芯片，可以在一片芯片中实现整个数字系统（SOPC)。,基于芯片的设计方法采用PLD（可编程逻辑器件FPGA/CLPD），利用EDA开发工具，通过芯片设计来实现系统功能。,EDA软件,空白PLD,+,数字系统,编程,+,HDL(Verilog),1.摩尔定律：在大约每隔9到18个月，单片集成电路上的晶体管的数目就会增加一倍，而功耗会下降一半。,1.1 电子系统的发展历史,2、各个时期电子系统的发展,当前IC设计背景,
3、信息产业和高新技术产业的核心和战略产业是集成电路产业。,摩尔定律,EDA工具发展,SOC,电子系统复杂性和带宽,电子信息产品升级速度,SOC是当前IC设计发展的主流，开发和应用SOC也是当前IT产业发展的需要。,IC产业裂变,3、现代硬件电路的设计现状,数字集成电路DSPFPGASOCNOC,4.数字系统的热门方向：,1.2 高性能集成化设计,大规模集成化带来自动设计的进步（EDA）。电路、工作的复杂化带来HDL的普及。C/C+与HDL差别,4004，几千门级,486，几百万门级,Core 2，几亿门级,现代技术快速发展使得综合性学科的出现,速度：系统的速度是由系统的时序和时滞两个因素决定,主
4、要物理特性,吞吐量：即是数据流量，即每个时钟内处理的数据量,面积：是通过半导体工艺不断研发实现低面积消耗,功耗：随着集成度的增加，单位面积上的晶体管数目增加，降低功耗是必然,数字集成化系统的性能的主要4个特性,1.3数字集成化设计流程,数字系统的层次结构:,电路级,逻辑级,RTL级,（系统级）,（逻辑级）,（器件级）,算法级,系统级,数字系统（芯片）层次化结构,产品功能定义算法仿真matlab、vc+opencv等产品模块划分模块的HDL描述模块HDL仿真电路性能优化电路动作与时钟优化模块输入/输出RTL级源码的优化功耗、面积最优化设计,集成电路EDA设计流程,EDA设计流程,-选用合适的 E
5、DA仿真工具；-选用合适电路图输入和HDL编辑工具；-逐个编写可综合HDL模块；-逐个编写HDL测试模块；-逐个做Verilog HDL 电路逻辑访真；-编写Verilog HDL总测试模块；-做系统电路逻辑总仿真；,EDA设计方法,EDA设计方法（续前）：-选用合适的基本逻辑元件库和宏库-租用或购买必要的IP核；-选用合适的综合器；-进行综合得到门级电路结构；-布局布线，得到时延文件；-后仿真；-定型，FPGA编码或ASIC投片,集成电路EDA设计流程及设计软件工具,FPGA 设计流程,第一步：系统算法仿真、按照“自顶向下”的设计方法进行系统划分。,第二步：输入VHDL/Verilog HD
6、L代码,第三步：将以上的设计输入编译成标准的VHDL/Verilog HDL文件，然后将文件调入HDL仿真软件进行功能仿真,第四步：利用综合器对源代码进行综合优化处理，生成门级描述的网表文件,第五步：如果整个设计超出器件的宏单元或I/O单元资源，可以将设计划分到多片同系列的器件中。,第六步：将试配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片FPGA中,芯片硬件设计包括,1功能设计阶段：设计人员产品的应用场合，设定一些诸如功能、操作速度、接口规格、环 境温度及消耗功率等规格，以做为将来电路设计时的依据。更可进一步规划软 件模块及硬件模块该如何划分，哪些功能该整合于SOC 内，哪些功能可
7、以设 计在电路板上。2设计描述和行为级验证：功能设计完成后，可以依据功能将SOC 划分为若干功能模块，并决定实现 这些功能将要使用的IP 核。此阶段将接影响了SOC 内部的架构及各模块间互 动的讯号，及未来产品的可靠性。决定模块之后，可以用VHDL 或Verilog 等硬件描述语言实现各模块的设 计。接着，利用VHDL 或Verilog 的电路仿真器，对设计进行功能验证（function simulation，或行为验证 behavioral simulation）。注意，这种功能仿真没有考虑电路实际的延迟，但无法获得精确的结果。3逻辑综合：确定设计描述正确后，可以使用逻辑综合工具（synth
8、esizer）进行综合。综合过程中，需要选择适当的逻辑器件库（logic cell library），作为合成逻辑 电路时的参考依据。硬件语言设计描述文件的编写风格是决定综合工具执行效率的一个重要 因素。事实上，综合工具支持的HDL 语法均是有限的，一些过于抽象的语法 只适于做为系统评估时的仿真模型，而不能被综合工具接受。逻辑综合得到门级网表。4门级验证（Gate-Level Netlist Verification）：门级功能验证是寄存器传输级验证。主要的工作是要确认经综合后的电路 是否符合功能需求，该工作一般利用门电路级验证工具完成。注意，此阶段仿真需要考虑门电路的延迟。5布局和布线：布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位置。布 线则指完成各模块之间互连的连线。注意，各模块之间的连线通常比较长，因此，产生的延迟会严重影响SOC 的性能，尤其在0.25 微米制程以上，这种现象更为显著。,EDA设计流程：设计创意+仿真验证,设计业,典型FPGA应用设计流程,系统设计,算法设计,RTL设计,系统验证,算法验证,
