1、E-12023 年全国大学生电子设计竞赛试题参赛本卷须知12023 年8 月31 日8:00 竞赛正式开始。本科组参赛队只能在【本科组】题目中任选一题；高职高专组参赛队在【高职高专组】题目中任选一题，也可以选择【本科组】题目。2参赛队认真填写登记表内容，填写好的登记表交赛场巡视员暂时保存。3参赛者必须是有正式学籍的全日制在校本、专科学生，应出示能够证明参赛者学生身份的有效证件如学生证随时备查。4每队严格限制3 人，开赛后不得中途更换队员。5参赛队必须在学校指定的竞赛场地内进行独立设计和制作，不得以任何方式与他人交流，包括教师在内的非参赛队员必须迴避，对违纪参赛队取消评审资格。62023 年9
2、月3 日20:00 竞赛结束，上交设计报告、制作实物及登记表，由专人封存。简易数字信号传输性能分析仪E 题【本科组】一、任务设计一个简易数字信号传输性能分析仪，实现数字信号传输性能测试；同时，设计三个低通滤波器和一个伪随机信号发生器用来模拟传输信道。简易数字信号传输性能分析仪的框图如图 1 所示。图中，V1 和 V1-clock 是数字信号发生器产生的数字信号和相应的时钟信号；V2 是经过滤波器滤波后的输出信号；V3 是伪随机信号发生器产生的伪随机信号；V2a 是V2 信号与经过电容C的V3 信号之和，作为数字信号分析电路的输入信号； V4 和V4-syn 是数字信号分析电路输出的信号和提取的
3、同步信号。二、要求1根本要求1设计并制作一个数字信号发生器：a数字信号V1 为2 3 4 8f1(x) =1+ x + x + x + x 的m 序列，其时钟信号为V1-clock；V2 V2aV1-clock V4-syn低通滤波器数字信号发生器数字信号分析电路伪随机信号发生器V3V1 V4开关 S0.1FC眼幅度E-2b数据率为10100kbps，按10kbps 步进可调。数据率误差绝对值不大于1；c输出信号为TTL 电平。2设计三个低通滤波器，用来模拟传输信道的幅频特性：a每个滤波器带外衰减不少于40dB/十倍频程；b三个滤波器的截止频率分别为100kHz、200kHz、500kHz，截
4、止频率误差绝对值不大于10；c滤波器的通带增益AF 在0.24.0 范围内可调。3设计一个伪随机信号发生器用来模拟信道噪声：a伪随机信号V3 为4 5 12f2 (x) =1+ x + x + x + x 的m序列；b数据率为10Mbps，误差绝对值不大于1；c输出信号峰峰值为100mV，误差绝对值不大于10% 。4利用数字信号发生器产生的时钟信号V1-clock 进行同步，显示数字信号V2a 的信号眼图，并测试眼幅度。2发挥局部1要求数字信号发生器输出的V1 采用曼彻斯特编码。2要求数字信号分析电路能从V2a 中提取同步信号V4-syn 并输出；同时，利用所提取的同步信号V4-syn 进行同
5、步，正确显示数字信号V2a 的信号眼图。3要求伪随机信号发生器输出信号V3 幅度可调，V3 的峰峰值范围为100mVTTL 电平。4改良数字信号分析电路，在尽量低的信噪比下能从V2a 中提取同步信号V4-syn，并正确显示V2a 的信号眼图。5其他。三、说明1、在完成根本要求时，数字信号发生器的时钟信号V1-clock 送给数字信号分析电路图1 中开关S 闭合；而在完成发挥局部时，V1-clock 不允许送给数字信号分析电路开关S 断开。2、要求数字信号发生器和数字信号分析电路各自制作一块电路板。3、要求V1、V1-clock、V2、V2a、V3 和 V4-syn 信号预留测试端口。4、根本要求1和3中的两个m 序列，根据所给定的特征多项式1f (x)和2f (x)，采用线性移位存放器发生器来产生。5、根本要求2的低通滤波器要求使用模拟电路实现。6、眼图显示可以使用示波器，也可以使用自制的显示装置。E-37、发挥局部4要求的“尽量低的信噪比，即在保证能正确提取同步信号V4-syn 前提下，尽量提高伪随机信号V3 的峰峰值，使其到达最大，此时数字信号分析电路的输入信号V2a 信噪比为允许的最低信噪比。
