1、电子设计工程Electronic Design Engineering第31卷Vol.31第4期No.42023年2月Feb.2023收稿日期：2021-11-18稿件编号：202111128作者简介：刘 鑫（1984），男，山西太原人，硕士，工程师。研究方向：IC应用验证。在国产化芯片的生产实践中，动态老炼试验是筛选评估芯片性能的重要环节1。老炼试验高温箱外的测试控制基板以 FPGA 为控制核心，需要向高温箱内的老炼试验板上的所有待测芯片提供激励信号，同时接收来自待测芯片的反馈信号。在批产考核试验时，为节约设备资源、提高测试效率，需要同时对多颗芯片进行动态老炼试验，而大量外接的信号线会产生复
2、杂的干扰现象，导致动态老炼中试验芯片的工作状态异常，进而影响芯片的老炼效果和对芯片性能的评估意义2-3。数字滤波技术的引入，能够有效降低数字通信接口的误码率，提高老炼试验的稳定性和可靠性，对国产芯片的批产筛选考核有着重要的意义。1动态老炼及干扰在嵌入式及其他的数字系统中，信号的传输过程往往会受到来自空间环境的干扰影响，导致信号失真、抖动、突变等异常情况出现，严重时会直接导致电路工作异常4。干扰可能来源于电磁辐射、磁场耦合、静电等情况，具有随机性、非固定等特点。在国产化芯片的老炼环境下，承载试验芯片的老炼板卡置于高温箱中，并通过等长排线引出所有I/O 信号，接入外部的 FPGA 控制板上。信号传
3、输距基于FPGA的数字滤波及国产化芯片动态老炼实现刘 鑫（中国电子科技集团公司第五十八研究所，江苏 无锡 214072）摘要：该文结合国产化芯片动态老炼的实际测试环境，分析了干扰信号对待测芯片数字通信接口的影响；给出了几种常用的数字滤波算法，并针对实际工况环境探讨了各算法的适用性；以新版FPGA控制板为平台设计实现了两种典型通信接口的数字滤波算法模块；在实际老炼环境下对比测试了新旧两种FPGA老炼程序，测试结果表明，数字滤波模块的应用提高了老炼测试的稳定性和可靠性，对国产化芯片的批产测试具有重要意义。关键词：干扰；数字滤波；老炼测试；FPGA中图分类号：TN919文献标识码：A文章编号：167
4、4-6236（2023）04-0183-05DOI：10.14022/j.issn1674-6236.2023.04.038Digital filtering based on FPGA and dynamic aging implementation of domestic chipsLIU Xin（China Electronics Technology Group Corporation No.58 Research Institute，Wuxi 214072，China）Abstract:In this paper，combined with the actual test envir
5、onment of dynamic aging of domestic chips，analyzes the influence of interference signals on the digital communication interface of the chips to betested.Several common digital filtering algorithms are given，and the applicability of each algorithm isdiscussed according to the actual working environme
6、nt.The digital filtering algorithm modules of twotypical communication interfaces are designed and implemented on the platform of the new FPGA controlboard.The old and new FPGA aging programs are compared and tested in the actual aging environment.The test results show that the application of digita
7、l filter module improves the stability and reliability ofaging test，which is of great significance to the batch production test of domestic chips.Keywords:interference；digital filtering；aging test；FPGA-183电子设计工程 2023年第4期离的延长以及生产现场复杂的电磁环境，导致出现随机的扰动信号，干扰了正常信号的完整传输，严重时会影响待测芯片的正常功能。芯片动态老炼试验系统组成示意图如图1所示。
8、图1动态老炼试验系统示意图为了降低干扰和噪音带来的影响，通常采用硬件和软件相结合的办法，对测试系统进行优化。但是对于具体的老炼测试环境和已有设备来说，硬件优化的提升空间非常有限，只能通过软件优化的方式提升传输信号的质量，提高容错阈值。FPGA软件在采集信号时可以采用数字滤波的方法来抑制或消除干扰信号，通过一定的计算程序,对采集的数据进行某种处理,从而消除或减弱干扰噪声的影响,进而提高动态老炼设备的稳定性和可靠性。2数字滤波算法数字滤波因可编程、可移植等特点，被广泛应用于各种数字控制系统中，常用到的数字滤波方法有程序判断法、中值滤波法、算术平均滤波法、滑动平均滤波法、一阶滞后滤波法等5-6。老炼
9、待测芯片的控制及通信信号经由多组排线接入到FPGA控制板的IO引脚上，由此带来的串扰、毛刺、噪声等干扰同样进入到FPGA，这就需要FPGA程序在正常执行待测芯片控制逻辑前，需要先对接收到的信号进行数字滤波处理。2.1程序判断法当 FPGA接收器接收到的数据具有一定的规律性及预判性时，可以采用程序判断的方法进行数字滤波。程序判断法的基本原理是在临近采样的N组数据中，相近的两组数据差异不会超过特定阈值E，即：|DN-DN-1E,N2（1）在设计 FPGA 软件时，程序判断法的实现相对简单，能够有效应对系统出现的偶发性脉冲干扰，如带电操作老炼设备时，接口松动产生的脉冲信号，能够被有效滤除。但该方法中
10、阈值E 的选取往往通过经验预判得到，无法根据现场情况灵活切换新值。同时为防止滤除有效信号，阈值E的选取不能过于严苛，使得阈值E的选取一般只能依靠经验或者大量试验的方式得到，程序缺乏适应性。2.2中值滤波法中值滤波算法是采用连续采样 N 次数据（N 取奇数)后进行排序，然后提取中间值为此次或此段时间的有效数值的方法。该算法实际上是对采集数据的排列取值运算过程，能够有效应对数字采集系统中缓慢变化或者控制系统反馈波动不大的应用场景。但因为用于滤波提取的样本空间包含N个采样数据，当N值过小时，滤波效率低下；当 N值过大时，会造成较大的反应迟滞，因此对于FPGA数字控制系统中的毛刺或脉冲干扰无法有效应用
11、。2.3算术平均滤波法算术平均滤波法与前述中值滤波算法相同的是均需连续采样 N 次数据作为样本空间，不同在于其后的处理不再进行排序，而是采用逐个叠加样本数据后再取平均值的方式获取有效采样数值，即：Sval=(S1+S2+SN)/N,N3（2）基于累加均值的采样计算方式适用范围较广，能够有效抑制数字接收系统出现的突发性干扰，但相应地会随着干扰数量的增多，导致有效采样数值产生一定程度的偏离，对干扰的抑制作用随着 N 值的减小而降低，而过大的 N 值又会导致降低控制系统反馈响应的效率。2.4滑动平均滤波法为了提高系统动态响应的能力，对上述算术平均算法进行改进，得到滑动平均滤波算法，即采用随时间变化的
12、动态样本空间方式，提取有效采样数值。该算法能够有效提高样本数据的利用效率，不用丢弃前一次的所有样本数据，而是随着控制系统反馈数据的不断更新，以向前滑动的方式剔除上一周期的 M 个样本数据，再添加新采集的 M 个样本数据，然后重新计算新的有效采样数值，即：Sval=i=1MSi+SM+1+SNN,N3（3）由上式可以看出，当 N=M 时，即总采样空间数等于滑动样本空间数时，算法还原为算术平均滤波算法，系统动态响应能力较低；随着滑动空间样本数M 值的减小，系统的动态响应能力得到提高，并在M=1时达到最大值，但与此同时，软件滤波介入的计算量大幅增加，尤其对于 FPGA 这种资源敏感型的器件而言，需要
13、权衡数字控制系统对动态能力的实际-184需求以及FPGA的片上资源，选取合适的N值与M值。还有其他一些常见的数字滤波算法，如一阶滞后滤波法、加权平均滤波法等，在实际的数字接口电路中也可酌情应用。3老炼控制板设计国产芯片的动态老炼设备中，FPGA控制板作为测试芯片的远程管理设备，需要实时发送控制指令并反馈芯片的运行状态7。为满足多工位同时老炼的需要，FPGA 控制板需尽可能引出更多的 I/O 引脚。综合考虑成本、周期以及批测芯片的实际工况需求，选择 XILINX 公司 ARTIX-7 系列的 XC7A100T 芯片作为主控芯片，构建老炼控制板平台。该芯片以28 nm高性能低功耗工艺为基础，具备
14、101k个逻辑单元以及最大 285个 I/O引脚，能够提供同类最佳的单位功耗性能。由于 FPGA控制板到老炼试验板之间需要通过长距离排线进行连接，因此在 FPGA 的外接引脚处串接了 I/O 驱动器，能够起到隔离信号、提高信噪比的作用，并增强 FPGA 控制板的外设驱动能力8-10。老炼控制板原理设计框图如图2所示。在设计控制板的硬件PCB时，需注意板级干扰问题，尤其对于有大量并行I/O引脚的老炼控制板，相邻的引线之间容易发生串扰现象。布线时可以采用错位、错层、铺地等方式，避免板级干扰的引入11-12。4FPGA程序设计由于国产化芯片的种类繁多，因此老炼控制板需要针对不同的待测产品进行适配性设
15、计，但作为底层通信模块来说，仍以异步串行通信、ASIC 自定义总线通信、网络通信、离散开关信号通信等为主要形式。在典型的底层通信模块中嵌入 FPGA滤波程序模块，实现数字滤波功能。4.1总线滤波程序设计ASIC电路接口中常用到总线通信方式，由地址总线、数据总线、读写使能信号以及片选信号等组成逻辑时序完成数据交互，在短距离通信中应用广泛，具有效率高、容易实现等优点。但由于老炼芯片的并行总线需要通过外置的延长排线接入 FPGA老炼控制板，因此实际的信号质量会随着通信距离的延长产生恶化效应，带来串扰、毛刺、波形不完整等干扰问题，影响 FPGA对老炼芯片的实际控制能力，甚至会导致芯片工作异常13。因此
16、在总线收发模块中，需要通过有效的数字滤波方式抑制干扰，净化FPGA软件控制环境。某型国产ASIC芯片的自定义总线通信时序图如图3所示。图2老炼控制板原理框图图3并行总线时序图从图 3可以看到该时序是典型的并行总线通信时序，随着片选信号 CS 以及读写 WR/RD 信号的使能，对总线地址 ADDR 对应的数据 DATA 进行操作。但毛刺、串扰等信号对总线接收时序产生影响，需要通过数字滤波模块进行滤除。在编写Verilog代码时，首先对单个离散信号进行同步处理，滤除毛刺信号，然后对所有并行信号的时序进行同步整形，最后得到待处理的总线通信信号，送入下一级协议处理模块中进行处理，并在此进行数字滤波。总线协议处理逻辑状态流程图如图4所示。总 线 协 议 解 析 状 态 机 采 用 基 于 FPGA 内 部DRAM 缓存空间的滑动均值滤波方式进行数据采刘 鑫基于FPGA的数字滤波及国产化芯片动态老炼实现-185电子设计工程 2023年第4期样。程序在 IDLE 时为空闲状态，以 CS 下降沿为操作指令，WR和 RD进入相应的处理流程。以接收为例，DATA 总线数据的接收不再采用单次中值采样的方式获