1、数字钟优秀范文五篇 第一篇：数字钟数字钟 一设计任务与要求 1.1设计任务 数字钟是一种用数字显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无需机械传动等优点。因而得到了广泛的应用。小到人们日常生活中和公共场所的大型数字电子钟。 本次课程设计要求以中规模集成电路为主，利用所学知识，设计一个数字钟。通过本次课程设计，进一步加强数字电路综合应用能力，掌握数字电路的设计技巧，增强实践能力，以及熟练掌握数字钟的系统设计、组装、调试及故障排除的方法。 1.2设计要求 数字钟采用数码管显示，显示范围0时0分00秒23时59分59秒；提出至少两种设计实现方案，并优选方案进行设计；有
2、校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点；并且要求走时准确。画出电路原理图（或仿真电路图）；选择元器件及参数，列出有相关元器件清单；自行装配和调试，并能发现问题和解决问题。编写设计报告，写出设计与制作的全过程，附上有关资料和图纸，有心得体会。 二总体概要设计 数字钟由晶振分频、计时、校时、闹铃设置、比较、闹响延时、显示选择、译码显示九个模块组成，其中计时模块是整个电路的核心，其他模块可看作辅助电路，帮助完成增强功能。 晶体振荡器电路给数字钟提供一个频率稳定准确的32768z的脉冲，可保证数字钟的走时准确及稳定。不管
3、是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。 1 分频器电路将32768z的高频方波信号分频后得到1hz的方波信号，可以供秒计数器进行计数。同时可得得到2hz的调节脉冲和512和202324hz的报时脉冲。分频器实际上也就是计数器。 时间计数电路由秒计数器、分计数器及时计数器电路构成，其中秒计数器、分计数器为60进制计数器，时计数器设计为12进制计数器或者24进制计数器，我们这里设计闹响计数器为30进制计数器，由秒向的进位信号驱动，即闹铃闹响最长时间为30分钟。 译码显示电路将计数器输出的8421bcd码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。显
4、示采用led。 整点报时在整点时发出四低一高的报时响声，并且闹铃开启的情况下到设置的闹铃时间时发出铃声。 三单元模块电路设计分析与方案论证 3.1时钟驱动脉冲产生模块 时钟驱动脉冲产生模块是构成数字式时钟的核心，它产生一个矩形波时间基准源信号，其稳定性和频率精确度决定了计时的准确度，振荡频率愈高，计时精度也就愈高。分频器采用计数器实现，以得到1s（即频率为1hz）的标准秒脉冲。 方案一：该局部电路可以用555定时器构成，如图3.1.1所示，是一个由555定时器构成的1hz脉冲发生电路，脉冲信号从3号引脚输出，通过改变电路中的电阻和电容可以得到不同频率的脉冲。其计算方法是：tpl=r2cln2；
5、tph=（r2+r2）cln2。 2 图3.1.1秒脉冲发生器 方案二。图3.1.2所示电路通过与cd4060的非门构成的输出为方波的数字式晶体振荡电路，这个电路中，非门u1与晶体、电容和电阻构成晶体振荡器电路，u2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反响电阻为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容 1、2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个度相移，从而和非门构成一个正反响网络，实现了振荡器的功能。由于晶体具有较高的频率稳性及准确性，从而保证了输出频率的稳定和准确 。 图3.1.2晶体振
6、荡电路 晶体xtal的频率选为32768hz。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。其中c 1、c2为22pf，当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。由于cmos电路的输入阻抗极高，因此反响电阻r1可选为20m。较高的反响电阻有利于提高振荡频率的稳定性。 555定时器和晶体振荡器构成的脉冲发生器相比，由于电阻电容及其自身的精度的影响，其精度相对差一些，稳定度不让晶振且电路要复杂些，所以本次设计采用晶体振荡器。分频器电路 通常，数字钟的晶体振荡器输出频率较高，为了得到z的秒信号输入，需要对振荡器的输出信号进行分频。 通常实现分频器的电路是计数
7、器电路，一般采用多级2进制计数器来实现。例如，将32767z的振荡信号分频为1hz的分频倍数为32767（215），即实现该分频功能的计数器相当于15级2进制计数器。计数器可用多种方法构成，在下面的计时局部还会讲到。本设计中采用cd4060来构成分频电路。cd4060在数字集成电路中可实现的分频次数最高，而且cd4060还包含振荡电路所需的非门，使用起来很方便，并且可以从它的 3、 4、5号引脚分别得到2hz、512hz、202324hz的调整信号和蜂鸣器驱动信号。cd4060计数为最高为级进制计数器，可以将32767z的信号分频为2hz，再经过d触发器74ls74可以将它分为1hz的信号。如
8、图3.1.3所示，可以直接实现振荡和分频的功能。（注： 11、2023号引脚接晶振） 3 图3.1.3分频电路 3.2时间计数模块 时间计数模块有时计数、分计数和秒计数等几个局部。 时计数模块一般为24进制计数器计数器，其输出为两位8421bcd码形式；分计数和秒计数模块为60进制计数器，其输出也为8421bcd码。 可以用很多种方法构成计数器，如可预置bcd异步去除计数器74xx16 1、可预置四位二进制异步去除计数器74xx160等，可用清零法或者置数法来实现。如图3.2.1所示，本设计采用了74ls90用两块芯片进行级联来产生60进制、24进制计数器和30进制计数器。74ls90为二-五
9、-十进制计数器，只需将ckb与q0相连，便可构成十进制计数器，而秒个位计数单元为2023进制计数器，所以无需进制转换，只需将0与ckb（下降沿有效）相连即可。0（下降没效）与z秒输入信号相连，3在其计数为8时跳变为高电平，在9到0的瞬间跳变为低电平，产生一个下降沿，可作为向上的进位信号与十位计数单元的cka相连，无需其他辅助逻辑门，这是选择7490的原因之一。 4 图3.2.1秒60进制计数器 秒十位计数单元为进制计数器，需要进制转换。7490的清零端有两个，分别为，它们同时为高电平时有效，所以可将 1、2分别接到r0（1）、r0（2）将进制计数器转换为进制计数器，其中2可作为向上的进位信号与
10、分个位的计数单元的cka相连。分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元根本同，也是分个位计数单元的3作为向上的进位信号应与分十位计数单元的cka相连。不同的是，分个位计数单元的 3、0和分十位计数单元的 2、0相与后作为向上的进位信号。这是为了在分校时时不向小时进位，在校时局部还会提到。 时个位计数单元电路结构仍与秒或个位计数单元相同，但是根据任务要求，整个时计数单元应为24进制计数器，所以要在两块74ls90构成的20230进制中截取24，就得在24的时候进行异步清零。24进制计数功能的电路如图3.2.2所示。 5 图3.2.2时24进制计数器 3.3译码显示模块 计数器实
11、现了对时间的累计以8421bcd码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流本设计，选用74xx4511作为显示译码电路，选用七段共阴led数码管作为显示单元电路，图3.3.1所示为秒局部的译码显示单元，其他局部的译码显示单元与之完全相同。其中电阻取值为300欧姆，起限流作用。这局部电路可以用74 48、7447加共阴或共阳数码管组成，电路也差不多，方案选择可以随意。 图3.3.1秒译码显示电路 3.4校时模块 6 当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率
12、较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。 根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中，而且在校正分钟时应截断分向时的进位信号，以免在校分的时候影响小时的状态，从而引起对小时不必要的重新校正。图3.4.1所示为本设计的校时电路。 图3.4.1校时电路 该电路采用2-3/2-2输入端双与或非门74ls51和其他辅助器件构成，用2hz脉冲信号作为校正信号在没有按下校正按钮时，封锁2hz校正信号，选通秒向分和分向时的进位信号，当按下时按钮，进位信号被封锁，调整信号被选
13、通，如果一直按着按钮，可以实现连续调节。在调分的时候，必须保证分向小时的进位信号1h为低电平，否那么当点动调分按钮tms时，小时计数局部会跟随tms产生的脉冲下降沿加计数，所以在上面的时间计数模块里，分向时的进位信号设置为分个位计数单元的 3、0和分十位计数单元的 2、0的相与，这样就只有在分为59时，1h为高电平。非门u16：a和u16：b保证了电路为下降沿触发。图中的按钮开关处可参加消抖电路，消抖电路可以由rs锁存器够成，也可以用d触发器构成。由于在本设计中校时电路要求不高，加上为尽量减小电路大小，以便能在一块面包板上做出实物，所以没有加消抖电路没有。消抖电路模型入图3.4.2所示。 7
14、qqg15vg1rsbr图3.4.2校时去抖电路 3.5整点报时 一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。根据要求，电路应在整点前5秒钟内开始整点报时，即当时间在59分55秒到59分59秒期间时，报时电路给报时控制信号。报时电路选如图3.5.1所示，选蜂鸣器为电声器件。 图3.5.1整 点报时电路 整点报时电路中蜂鸣器发出声音的条件是时间在59分55秒到59分59秒期间，55到58秒每秒一次低音，59秒时为一次高音。而在这段时间内，分不变，秒的十位也不变，因此可作为一个选通信
15、号，在图中，u40：a、b生产该信号，当时间在59分55秒到59分58秒期间，由u43，74ls151产生低音信号蜂鸣器以512hz发声，当时间为59分59秒时u41：a给出高音信号，蜂鸣器以202324hz发声。该电路还作为闹铃的发声局部。 8 四电路总原理图 vccr6r7r8r9r2023r115v200ohm200ohm200ohm200ohm200ohm200ohmcomcomcomcomcomcomabcdefgabcdefgabcdefgabcdefgabcdefgabcdefgvccvccvccvccvccvcc5v5v5v5v5v5v32202354u732202354u832202354322023543220235
