1、 集成电路应用 第 40 卷 第 1 期（总第 352 期）2023 年 1 月 1Research and Design 研究与设计摘要：阐述在PULPino SoC平台上进行超低功耗芯片的设计，采用电源门控、时钟门控、功耗管理模块的低功耗设计技术，在各个设计层次上进行功耗优化，从而实现超低功耗的SoC芯片。关键词：电路设计，物联网，SoC，超低功耗，电源门控，时钟门控，功耗管理模块。中图分类号：TN402，TN47 文章编号：1674-2583(2023)01-0001-03DOI：10.19339/j.issn.1674-2583.2023.01.001文献引用格式：谢辉.基于物联网应用
2、的SoC超低功耗芯片设计J.集成电路应用,2023,40(01):1-3.需求，从而为用于物联网的SoC提供了超低功耗设计方案。2PULPino SoC平台 2.1 PULPino SoC平台总体架构PULPino Soc平台是苏黎世联邦理工学院和博洛尼亚大学研发的，适用于广泛物联网应用的超低功耗开源微控制器平台1。PULPino是一个基于32位的RISC-V处理器的单核片上系统，它是在PULP（Parallel Ultra-Low-Power Platform）平台的基础上进行了简化设计，为了更方便地使用，以及扩展。图1是PULPino SoC的结构框图，它以RISC-V处理器RISCY或者
3、ZERORISCY为核心，采用独立的单端指令RAM和数据RAM，以及一个Boot 0 引言随着物联网技术的逐渐成熟，智能家居、智能穿戴、智慧物流等各个行业得以快速发展，物联网对社会发展起到了重要的作用。物联网的传感节点会应用在多个领域，如生物医学、医疗保健、农业应用等。这些应用往往只需执行一些感应、存储和传输数据等轻量级任务，而不要求太高的性能。同时由于这些物联网应用的电源供应有限，低功耗成为它们的必要需求。因此，这些物联网应用需要一个低功耗的SoC系统来管理各种各样的传感器以及网络功能。1 研究背景随着集成电路工艺和技术的不断发展，系统级SoC芯片的设计成为一种主流的趋势。设计一款系统级芯片
4、需要根据实际应用来平衡性能、面积、功耗等需求。在物联网应用中，功耗成为系统整体性能的决定性因素，尤其随着工艺的不断发展，芯片中暴露的功耗问题越来越大。因此对系统级芯片进行低功耗设计是非常有必要的。低功耗设计是一个系统性的工程，需要从系统级、电路级、逻辑门级、晶体管级等多个层面进行考虑。本文基于PULPino SoC平台的基础上，采用时钟门控、电源门控、功耗管理模块（PMU）等多个层面的方法进行低功耗设计，在满足了SoC的应用需求下，也达到了低功耗的基于物联网应用的SoC超低功耗芯片设计谢辉(深圳大学，广东 518060)Abstract This paper describes the des
5、ign of ultra-low power chip on the PULPINO SoC platform.The low-power design technology of power-gated,clock-gated and power management module is used to optimize the power consumption at each design level,so as to achieve ultra-low power SoC chip.Index Terms circuit design,Internet of Things,SoC,ul
6、tra-low power consumption,power gating,clock gating,power management module.Design of SoC Ultra-low Power Chip Based on IoT ApplicationXIE Hui(Shenzhen University,Guangdong 518060,China.)作者简介：谢辉，深圳大学；研究方向：低功耗芯片设计。收稿日期：2022-09-19；修回日期：2022-12-22。图1 PULPinoSoC架构2 集成电路应用 第 40 卷 第 1 期（总第 352 期）2023 年 1
7、月 Research and Design 研究与设计ROM，用于通过SPI加载存储在外部Flash的启动程序。SoC使用AXI作为其主互连总线，通过桥接到APB总线以实现简单的外围设备通信，AXI和APB总线均具有32位宽的数据通道。2.2 处理器架构PULPinoSoC中可以选择RISCY核或者ZERO RISCY核作为处理器，它们都是32bit的RISC-V处理器，具有相同的外部接口以及兼容相同的环境。RISCY处理器旨在满足低功耗的同时，具有高效的数据处理能力，适用于同时有低功耗和高算力需求的物联网应用。ZERO RISCY处理器旨在满足超低功耗、超低面积的同时，具有基础的控制、数据传
8、输能力，适用于同时有超低功耗、低面积需求的物联网应用。3 SoC低功耗设计及实现策略CMOS电路中的产生的功耗包括动态功耗和静态功耗。动态功耗分为由电路翻转产生的开关功耗以及P管和N管同时导通时的短路功耗组成。静态功耗主要有这几方面的来源：亚阈值漏电流功耗、PN结反偏漏电流功耗、多晶硅栅极漏电流功耗以及栅极感应漏极漏电流功耗2。短路功耗与晶体管的转换速度有关，转换速度越快短路功耗就越少，通常情况下，短路功耗仅占动态功耗的10%左右3，可以忽略不计。在180nm及以上工艺中，静态功耗所占比例非常的小，大概只用总功耗的1%4，这时只需要考虑对动态功耗进行优化，可以采用时钟门控、操作数隔离、并行与流
9、水设计等技术来降低动态功耗。静态功耗会随着工艺的发展而逐渐增大，在65nm及以下的工艺中，静态功耗已经不可忽视了，除了对动态功耗进行优化，还需要考虑静态功耗的优化，可以采用多阈值工艺、电源门控等技术来降低静态功耗。3.1 时钟门控芯片中的功耗很大的一部分是由时钟网络产生的，为减少这一部分功耗，可以采用时钟门控技术。时钟门控技术是通过在电路中插入门控时钟单元，根据电路状态选择性的关断不工作的寄存器的时钟，从而节省由于时钟翻转产生的动态功耗。3.1.1 逻辑时钟门控逻辑时钟门控是指对模块内部寄存器的时钟信号插入一个时钟门控，根据控制信号来开关寄存器的时钟信号，避免寄存器在不需要工作时产生不必要的动
10、态功耗。逻辑时钟门控可以通过综合工具自动的插入，需要指定最小寄存器数量以及门控类型。如图2所示，上方是寄存器不进行时钟门控插入综合后的电路图，下方是寄存器进行时钟门控插入综合后的电路图。3.1.2 系统级时钟门控在SoC系统正常运行时，并不是所有的模块都会同时工作，这时可以通过时钟门控来关断部分模块的时钟，从而最大程度降低系统的动态功耗。如图3所示，系统中各个模块的时钟由PLL产生的时钟经过分频以及时钟门控单元后得到，当某个模块不工作时，可以通过模块的状态信号或者软件控制来关断这个模块的时钟，使整个模块的时钟树关闭，降低时钟路径的功耗和无效翻转。3.2 电源门控电源门控是一个能有效降低静态功耗
11、的重要方法，它可以选择性的关断系统中休眠模块的电源，而保持其他模块的正常供电，从而降低系统的漏电功耗。电源门控可以通过编写UPF(Unified Power Format)文件来实现，将多电源域划分、电源域开关、电源域隔离等低功耗设计意图通过UPF文件来表达，而后IC设计工具会根据该UPF文件来进行实现多电源域设计的具体操作5。要实现SoC的电源关断功能，首先要定义系统的电源域，如图4所示，整个系统分为三个电源域，一个为处理器电源域CORE_PD，一个为I/O外设的电源域I/O_PD，其他模块都在常开电源域内，包括内图2 逻辑时钟门控电路结构 集成电路应用 第 40 卷 第 1 期（总第 35
12、2 期）2023 年 1 月 3Research and Design 研究与设计存、互联网络、部分I/O、功耗管理模块（PMU）等。由于处理器和部分的I/O外设消耗的功耗比较大，故将它们分别定义成可关断的电源域，电源域的开关操作由PMU模块来控制，PMU模块可以根据模块的状态自动开关电源域，或者由软件来手动开关电源域。3.3 功耗管理模块设计功耗管理模块会根据系统的工作模式执行不同的功耗管理操作，主要进行的操作包括对可关断电源域进行电源开关管理以及对系统时钟的开关管理。该SoC系统包括以下三种工作模式。（1）运行模式：系统处于正常运行的模式，各个模块的电源和时钟正常运行，处理器执行数据处理、
13、传输以及存储等任务，这时系统的功耗较大。（2）空闲模式：各个模块的电源正常供给，处理器和部分I/O外设的时钟停止运行，处理器停止数据处理、数据传输等任务，为系统进入运行模式或者睡眠模式做准备，此时系统的动态功耗较低。（3）睡眠模式：处理器和部分I/O外设的电源和时钟停止运行，处理器无法执行大部分的任务，若要进入运行模式，需要通过PMU模块来唤醒。功耗管理模块可以根据可关断电源模块的运行状态来自动地切换工作模式，达到动态调整系统功耗的效果。也可以根据软件的配置来手动地切换工作模式，以更好的管理系统功耗。4 结语本文在低功耗PULP SoC平台的基础上提出了时钟门控、电源门控、功耗管理模块的超低功
14、耗设计策略，在系统级、电路级等层面进行了功耗优化。在SoC的层面上改进了功耗管理策略，实现在不同工作模式下进行更精细的功耗管理。为用于超低功耗物联网应用的SoC设计提供参考方案。参考文献1 O.Kindgren.SERV-The SErial RISC-V CPUEB/OL.https:/ 张剑景.基于65纳米的ARM926EJS低功耗设计实现研究D.上海：复旦大学,2011.3 梁宇,韩奇,魏同立,郑茳.低功耗数字系统设计方法J.东南大学学报(自然科学版),2000(05):136-142.4 张志敏,常晓涛.SOC低功耗设计技术发展综述EB/OL.(2014-10-01)2017-12-22.http:/ 孙轶群.数字集成电路低功耗物理实现技术与UPFC.Synopsys SNUG,2011:20-24图4 SoC系统电源域划分图3 系统级时钟门控电路结构
