1、2023 03 10计算机应用,Journal of Computer Applications2023,43(3):949-955ISSN 10019081CODEN JYIIDUhttp：/基于三维线性反馈移位寄存器的三维堆叠集成电路可重构测试方案陈田1，2*，鲁建勇1，2，刘军1，2，梁华国3，鲁迎春3（1.合肥工业大学 计算机与信息学院，合肥 230601；2.情感计算与先进智能机器安徽省重点实验室（合肥工业大学），合肥 230601；3.合肥工业大学 微电子学院，合肥 230601）（通信作者电子邮箱）摘要：三维堆叠集成电路（3D SIC）结构复杂，相较于二维集成电路（2D IC），
2、设计有效的测试结构以降低测试成本更加困难。为降低3D SIC的测试成本，提出一种基于线性反馈移位寄存器（LFSR）的能够有效适应3D SIC不同测试阶段的三维LFSR（3D-LFSR）测试结构。3D-LFSR结构能够在堆叠前独立进行测试；在堆叠后，复用堆叠前的测试结构，并重构为一个适合当前待测电路的测试结构，且重构后的测试结构能进一步降低测试成本。基于3D-LFSR结构，设计了测试数据处理方法和测试流程，并采用混合测试模式以降低测试时间。实验结果表明，相较于双LFSR结构，3D-LFSR结构的平均功耗降低了40.19%，平均面积开销降低了21.31%，测试数据压缩率提升了5.22个百分点；相较
3、于串行测试模式，采用混合测试模式的平均测试时间减少了20.49%。关键词：三维堆叠集成电路；线性反馈移位寄存器；可测试性设计；可重构测试；测试成本中图分类号：TN47 文献标志码：AReconfigurable test scheme for 3D stacked integrated circuits based on 3D linear feedback shift registerCHEN Tian1，2*，LU Jianyong1，2，LIU Jun1，2，LIANG Huaguo3，LU Yingchun3（1.School of Computer Science and Infor
4、mation Engineering，Hefei University of Technology，Hefei Anhui 230601，China；2.Anhui Province Key Laboratory of Affective Computing and Advanced Intelligent Machine（Hefei University of Technology），Hefei Anhui 230601，China；3.School of Microelectronics，Hefei University of Technology，Hefei Anhui 230601，C
5、hina）Abstract:Due to complex structure of Three-Dimensional Stacked Integrated Circuit（3D SIC），it is more difficult to design an efficient test structure for it to reduce test cost than for Two-Dimensional Integrated Circuit（2D IC）.For decreasing cost of 3D SIC testing，a Three-Dimensional Linear Fee
6、dback Shift Register（3D-LFSR）test structure was proposed based on Linear Feedback Shift Register（LFSR），which can effectively adapt to different test phases of 3D SIC.The structure was able to perform tests independently in the pre-stacking tests.After the stacking，the pre-stacking test structure was
7、 reused and reconfigured into a test structure suitable for the current circuit to be tested，and the reconfigured test structure was able to further reduce test cost.Based on this structure，the corresponding test data processing method and test flow were designed，and the mixed test mode was adopted
8、to reduce the test time.Experimental results show that compared with the dual-LFSR structure，3D-LFSR structure has the average power consumption reduced by 40.19%，the average area overhead decreased by 21.31%，and the test data compression rate increased by 5.22 percentage points.And，using the hybrid
9、 test mode reduces the average test time by 20.49%compared to using the serial test mode.Key words:three-Dimensional Stacked Integrated Circuits(3D SIC);Linear Feedback Shift Register(LFSR);Design For Testability(DFT);reconfigurable test;test cost0 引言 传统二维集成电路（Two-Dimensional Integrated Circuit，2D I
10、C）的发展速度已经变慢，而高密度垂直互连的三维集成架构是目前作为延续摩尔定律的替代方案之一。三维集成技术包括在三个维度上互连的集成电路1，这种从水平互连到垂直互连的转换在信号传输速度和提升集成电路的（Integrated Circuit，IC）整体性能上非常有前景。利用过硅通文章编号：1001-9081（2023）03-0949-07DOI：10.11772/j.issn.1001-9081.2022020186收稿日期：20220221；修回日期：20220424；录用日期：20220425。基金项目：国家自然科学基金资助项目（62174048，62027815）。作者简介：陈田（1974）
11、，女，安徽合肥人，副教授，博士，CCF高级会员，主要研究方向：超大规模集成电路/系统芯片低功耗测试、可测试性设计、可穿戴计算；鲁建勇（1995），男，安徽安庆人，硕士研究生，主要研究方向：超大规模集成电路/系统芯片低功耗测试、可测试性设计；刘军（1978），男，江苏新沂人，副教授，博士，CCF会员，主要研究方向：机器学习加速、计算机体系结构；梁华国（1959），男，安徽合肥人，教授，博士，CCF高级会员，主要研究方向：嵌入式系统综合与测试、数字系统设计自动化；鲁迎春（1979），男，安徽桐城人，讲师，博士，主要研究方向：硬件安全、集成电路设计。第 43 卷计算机应用孔（Through Sili
12、con Vias，TSV）作为中间介质的三维堆叠技术也是三维集成技术的一种，该技术的特点是能够减少裸片间的互连长度，降低功耗以及增加带宽等，相较于2D IC，提高了集成电路性能2-4。但更高的性能也对集成电路测试技术提出更高的要求，而在三维芯片生产成本中，测试成本占据了48%5，本文的主要目标是降低测试成本。相较于 2D IC，三维堆叠集成电路（Three-Dimensional Stacked Integrated Circuit，3D SIC）的测试流程更复杂，在每次堆叠后都要进行一次测试，一共经历绑定前、绑定中和绑定后测试三个阶段6-7，以确保良率。复杂的测试流程容易出现冗余的测试资源与
13、较大的测试时间开销。测试时间会影响芯片的生产周期，而测试结构的硅面积开销是重要的测试资源，一颗芯片上的可用测试面积有限。如何利用各个阶段的测试资源并降低测试时间，是降低测试成本的重要方向。在集成电路测试技术中，内建自测试（Built-In Self-Test，BIST）是在电路中植入相关的功能电路以实现待测电路自我测试功能的技术，一般由测试模式生成器、响应分析器和BIST控制器组成8。线性反馈移位寄存器（Linear Feedback Shift Register，LFSR）作为测试模式生成器，结构简单，能够以较小的测试数据存储量生成所需的测试模式，同样适用于3D SIC；但LFSR生成的测试
14、模式具有伪随机特性，测试功耗较高，如何降低测试功耗，是降低测试成本的重要方向。测试结构的硅面积开销、测试功耗以及测试时间开销都是测试成本的重要组成部分，本文基于LFSR构建了一种可重构的三维LFSR（Three-Dimensional LFSR，3D-LFSR）测试结构，适用于3D SIC的不同测试阶段，以降低测试成本。本文的主要工作如下：1）设计了一种3D SIC测试中的低功耗测试结构，以降低测试功耗；2）设计了一种适用于不同测试阶段的可重构3D-LFSR测试结构，能够充分复用不同阶段的测试资源，以降低测试结构的硅面积开销；3）对测试数据进行了测试前处理，采用串并行混合测试模式降低测试时间。
15、1 相关工作 BIST对伪随机生成器LFSR生成测试模式的故障覆盖率要求较高，因此使用重新设定种子的技术9-10以提升故障覆盖率。如图1为BIST下多重多项式LFSR的结构，通过与门和解码逻辑电路能够更改反馈系数，即更改多项式，达到提升故障覆盖率的目的。本文基于多重多项式的 LFSR，利用了可变多项式的特性，连接多层 LFSR 以形成级数更大的LFSR结构，能够满足绑定后形成更大的测试电路的需求。2D IC测试通常只需经历晶圆测试和最终测试。晶圆测试在组装和封装前筛选出有缺陷的集成电路，防止不必要的封装成本；而最终测试则保证封装芯片的质量，以减少测试逃逸。但对于3D SIC，需要定义其他测试，
16、例如部分堆叠后的测试。3D SIC 测试需要经历绑定前、绑定中和绑定后测试6-7：绑定前是为了可以测试芯片的传统功能，也可以应用于初步的TSV测试；绑定中和绑定后则是在堆叠后，确认堆叠过程中芯片的完好性。复杂的测试流程对控制测试成本的要求更高。如何在各个测试阶段充分利用测试资源，是降低测试成本的关键因素。文献 11 中指出，三维集成电路的测试技术和可测试性设计（Design For Testability，DFT）仍是 3D 技术成功的关键。目前嵌入式内核的测试wrapper已经由电气与电子工程师协会（Institute of Electrical and Electronics Engineers，IEEE）进行了标准化，该标准称为IEEE Std150011-12，在此基础上，IEEE制定的 Std P1838 标准13-14广泛用于 3D 堆叠芯片。图 2 为IEEE Std P1838 标准结构图15，一层内有两个知识产权（Intellectual Property，IP）核，测试外壳指令寄存器（Wrapper Instruction Register，WIR）用于封装测试指令
